Her bellek erişimi aslında iki erişimdir: biri sanal-fiziksel adres çevirisi için, biri asıl veriye ulaşmak için. TLB (Translation Lookaside Buffer) bu iki aşamayı pratikte bire indirger. Ancak tlb ıskası sayfa tablosu tasarımıyla doğrudan bağlantılıdır ve bu bağlantıyı anlamak bellek sistemlerinin gerçek maliyetini kavramak demektir. Bir TLB ıskası olduğunda işlemci, sayfa tablosunu donanım veya yazılım page-walker aracılığıyla yürür. x86-64'te dört seviyeli sayfa tablosu (PML4 → PDPT → PD → PT) standarttır; bu dört seviye her tlb ıskası sayfa tablosu geçişinde dört ayrı bellek erişimi anlamına gelir. Her seviye önbelleğe alınmamışsa gecikme 4 × DRAM gecikmesi = yaklaşık 400-600 CPU döngüsüne çıkar. Seviye sayısını artırmanın maliyeti doğrusal değil çarpımsal: PML5 (beş seviyeli, LA57) eklenmesiyle bu maliyet 5 bellek erişimine yükselir. Büyük adres alanına duyulan ihtiyaç ile çeviri maliyeti arasındaki bu denge, modern işlemci tasarımında önemli bir uzlaşma noktasıdır. TLB kapasitesi ve organizasyonu da kritik. Modern işlemcilerde L1 TLB genellikle 64-128 girişlidir; L2 TLB 1024-4096 girişe kadar çıkabilir. 4 KB sayfa boyutunda, 4096 girişli bir TLB yalnızca 16 MB'lık bir çalışma kümesini karşılar. Bu sınırı aşan uygulamalarda tlb ıskası sayfa tablosu geçişlerinin sıklığı belirgin biçimde artar. Huge page'lerin (2 MB veya 1 GB) asıl değeri işte bu noktada ortaya çıkar. 2 MB'lık bir huge page, 512 adet 4 KB sayfanın TLB girişini tek bir girişe indirir. Büyük sürekli bellek kullanımı gerektiren uygulamalarda (büyük veritabanı buffer pool'ları, bilimsel hesaplamalar) TLB ıskası hızı büyük sayfalarla dramatik biçimde düşer. Sayfa tablosu önbelleğe alma mekanizması da ihmal edilemez. sayfa tablosunun üst seviyeleri (PML4, PDPT) sık erişildiğinden L2/L3 önbellekte kalma olasılıkları yüksektir. Buna partial walk caching denir ve gerçek tlb ıskası sayfa tablosu maliyetini 4 tam DRAM erişiminden daha düşük tutar. Ancak bu etki, çalışma kümesi arttıkça azalır.